随着芯片特征尺寸的缩小和电路复杂程度的增加，有阻开路和有阻桥接缺陷的数目也在增加。同时，随着器件密度、复杂性和时钟速度的增加，逻辑测试技术已不能提供足够的故障覆盖率。为了弥补传统测试方法的不足，基于静态电流(IDDQ)的测试方法被广泛使用。然而，随着深亚微米技术时代的到来，总的静态漏电流急剧增加，IDDQ测试技术受到严峻挑战，因此，需要寻找新的测试技术，而瞬态电流测试技术提供一个很好的替代或补充。这种测试方法能够检测传统测试和IDDQ测试所不能检测的缺陷。
1 IDDT测试原理
IDDT测试是一种从供电回路，通过观察被测电路所吸取的瞬间动态电流来检测故障的一种方法，被认为可以检测出一些经电压测试和IDDQ测试所不能检测的故障(像开路故障(stuck-open fault)、冗余故障(redundant fault)和时延故障(delay fault)等)。
如图1所示，输入向量(测试向量)施加到被测集成电路的信号输入端，利用脉冲信号的上升沿和下降沿，CMOS电路中的PMOS和NMOS晶体管会有瞬间的共同导通，这样就在电源(VOD)和地(GND)之间形成一条通路，此时会有相对比较大的电流流过，这个电流就是IDDT。通过检测IDDT的大小，便可知被测电路是否存在缺陷。
2电流传感器电路的改进
文献[5]提出一种基于电荷测试的片外电流传感器电路，该电流传感器电路由4片高速电流反馈放大器(CFAs)组成，使用CLC449单片集成运算放大器作为基本组成单元。本文对文献[5]中的片外电流传感器电路进行改进，改进后的电路如图2所示。
2.1 电流读取放大单元(CSA)
电流传感器电路通过测量连接在电源线上的采样电阻两端的电压降而获得瞬态电流，因此要求电流读取放大单元要有足够高的阻抗，以避免测试电路对被测集成电路供电电流的影响。利用运放U1和U2构成的电压跟随器电路为被测电路和U3构成的差分放大器电路的输入端提供阻抗隔离。为了提高传感器电路的稳定性，本文采用性能非常优良的仪用放大电路，增加了电阻R12。
根据式(3)可知，若前级放大器增益(R12+R11+R9)／R12增大，则CMRR也相应增大，如果R11和R9使用的是基本相同的值，那么稍稍出现偏差也无所谓。为了能改变放大倍数，甚至可以大幅度地改变R12的值，因为式(1)中的V+和V-各自之间没有任何关系，所以CMRR也不会发生大的变化。并且在多数情况下，通过对称使用U1和U2两个运算放大器，而且R11=R9，则U1和U2两个运算放大器由CMRR引起的输出误差，相位相同而且大小相等，这样，差动放大电路的输出误差就会小到可以忽略不计。
2.2 电流积分单元(CIB)
为了避免U4工作在饱和区，不使用正反馈回路。根据虚短路和虚断路原则，积分单元的电压增益AV2可由式(4)简单计算。
根据文献[1]，传感器电路的理想输出电压由下式给出：
式(5)中R2和C是密勒积分器电路中的电阻和电容值，R是采样电阻的值。因此Av1，Av2，R2和C的值决定整个传感器电路的精度。
由构成积分电路的条件：电路的时间常数必须要大于或等于10倍于输入波形的宽度，并且电阻值尽量小些，电容值尽量大些，可以确定R2和C的值，因此本文确定C的值为33 nF。
3实验设置和仿真结果
3.1 实验设置
为了验证上述电路的有效性，在并行加法器电路上进行故障仿真实验。仿真实验是在Micro-cap环境下进行的，有阻开路采用在被测电路的不同位置注入不同阻值的电阻(10 kΩ，500 kΩ和1 000 kΩ)的方法进行模拟。采样电阻R选用20 Ω的厚膜电阻。
3.2仿真结果
3.2.1 实验电路
图3是一阶多米诺并行加法器电路，其实现的功能是：Co=C·(A+B)+A·B
本文采用两阶多米诺并行加法器级联电路进行测试，通过注入有阻开路故障对电路进行测试，并和无故障电路进行比较。图4是无故障电路和注入10 kΩ电阻故障电路的VDD端电压波形比较；图5是无故障电路和注入不同阻值的有阻开路故障电路中瞬态电流积分曲线的比较。
4仿真结果分析和结论
从图4的仿真波形可以看出，注入有阻开路故障电路的VDD端电压比无故障电路中VDD端电压减小，因而说明流经采样电阻的瞬态电流也减小。图5的积分曲线表明，瞬态电流经放大积分后，电流变化的速度显著降低，从而使测试方法的测量速度得到有效的降低；并且注入有阻开路故障电路的瞬态电流得到有效分离，其分离程度足以区分无故障电路和故障电路；从积分曲线可知，注入电阻达到500 kΩ或1 000 kΩ的时候，可以认为注入点是完全开路。
仿真结果证明，改进后的电路能够实现理想的瞬态电流测试，并且是有效的。如果将积分结果输出到数字化仪或PC机中进行处理，利用常规故障分离方法，即可实现集成电路开路缺陷的检测。
